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Cadence Design Systems, Inc. (NASDAQ : CDNS), leader mondial de l’innovation en conception électronique annonce que Fujitsu Semiconductor Limited a adopté Cadence® Encounter® Timing System pour l’analyse statique de timing signoff après que les ingénieurs de Fujitsu Semiconductor et de Fujitsu VLSI Limited, un groupe d’entreprises de Fujitsu Semiconductor, ont réalisé des tests de performance concurrentiels sur une série de modèles de conception d’ASIC/ASSP (circuit intégré spécifique/composant spécifique standard) et de SoC (puce-système).

Selon Fujitsu Semiconductor, la technologie de Cadence a permis de résoudre 99% des violations de hold après une seule itération à travers le flot ECO. En outre, il y a eu un impact sur les temps de setup , et l’on a obtenu une meilleure routabilité qu’avec un produit signoff d’un autre fournisseur.

Encounter Timing System de Cadence fournit une analyse prenant en compte les aspects physiques du design, dans un environnement multi-mode multi-corner (MMMC) à travers le flot de conception qui permet de faire des modifications de dernier moment (ECO) et l’analyse statique signoff de timing.