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Cadence Design Systems, annonce que ses flots d’outils de conception numérique et custom/analogique ont été certifiés pour les technologies N3E et N4P de TSMC, prenant en charge le tout dernier manuel de règles de dessin (DRM : Design Rules Manual). Par ailleurs, Cadence et TSMC ont livré des kits de conception (PDK : Process Design Kits) et des flots de conception pour les filières N3E et N4P en vue d’accélérer leur adoption par les clients et d’accélérer l’innovation en matiere de conception d’applications de communications mobiles, d’intelligence artificielle (IA) et d’informatique à très grande échelle (hyperscale computing). Leurs clients communs utilisent d’ores et déjà activement les nouveaux kits de conception N3E et N4P, et plusieurs circuits de test ont déjà franchi l’étape du tape-out, ce qui confirme l’aptitude des solutions de Cadence à aider les clients à améliorer leur efficacité, ainsi qu’à maximiser les avantages de consommation, performances et surface (PPA) offerts par les dernières technologies de fabrication de TSMC.

Les flots de conception numérique et custom/analogique avancés de Cadence s’inscrivent dans le cadre de la stratégie Intelligent System Design™, dont la vocation est d’aider les clients de Cadence à atteindre l’excellence dans la conception de systèmes sur puce (SoC). Pour de plus amples informations sur les flots d’outils avancés de Cadence, visitez le site cadence.com/go/advndn3en4p.

Certification du flot complet d’outils numériques pour les filières N3E et N4P

Cadence a collaboré étroitement avec TSMC pour valider l’optimisation de son flot numérique pour les filières technologiques avancées N3E et N4P de TSMC. Le flot complet d’outils numériques RTL-vers-GDS se compose du système d’implémentation Cadence Innovus™ Implementation, de la solution d’extraction parasite Quantus™ Extraction, du solveur de champ Quantus Field Solver, de la solution de validation temporelle Tempus™ Timing Signoff avec l’option Tempus ECO (Engineering Change Order), du système de vérification Pegasus™ Verification, de la solution de caractérisation Liberate™ Characterization et de la solution de contrôle de l’intégrité des alimentations Voltus™ IC Power Integrity. Par ailleurs, la solution de synthèse Cadence Genus™ Synthesis et la technologie prédictive iSpatial sont disponibles pour les filières N3E et N4P de TSMC.

Le flot complet d’outils numériques dispose de nombreuses capacités clés qui prennent en charge les technologies de fabrication N3E et N4P de TSMC, parmi lesquelles la corrélation entre les résultats d’implémentation et de validation ; la prise en charge avancée des piliers d’interconnexions verticales (via pillars) ; le traitement efficace de grandes bibliothèques de précaractérisés contenant plusieurs cellules de différentes hauteurs, tensions de seuil (VT) et courants de sortie (drive strength) ; la caractérisation des cellules à basse tension et la précision certifiée de la validation temporelle ; ainsi qu’une précision d’extraction certifiée avec la solution d’extraction Quantus Extraction et le solveur de champ Quantus Field Solver.

Certification du flot complet d’outils custom/analogique pour les filières N3E et N4P

La plateforme de conception Cadence Virtuoso® Design composée de l’éditeur de schémas Virtuoso Schematic Editor, de la suite de produits Virtuoso ADE (Analog Design Environment) et de la suite de conception Virtuoso Layout Suite EXL, de la plateforme de simulation Spectre® Simulation (avec les simulateurs Spectre X, APS (Accelerated Parallel Simulator), XPS (eXtensive Partitioning Simulator) et l’option Spectre RF), ainsi que de la bibliothèque d’applications Virtuoso Application Library Environment et de la solution d’intégrité des alimentations custom Voltus-Fi ont été certifiées pour les technologies N3E et N4P de TSMC. L’intégration étroite au système Innovus Implementation améliore la méthodologie d’implémentation des conceptions à signal mixte grâce à l’utilisation d’une base de données commune, et constitue à ce titre une fonctionnalité unique de la plateforme de conception Virtuoso Design. Le module de migration de schémas réalisés sous Virtuoso Schematic Editor dont dispose la bibliothèque d’applications Virtuoso a été intégré et vérifié par TSMC.

L’éditeur de schémas Virtuoso Schematic Editor, la suite d’environnements de simulation analogique Virtuoso ADE Suite et le simulateur Spectre X intégré ont été optimisés pour le flot de référence de conception custom (CDRF — Custom Design Reference Flow) afin de gérer la simulation des « corners », les analyses statistiques, le centrage des conceptions et l’optimisation des circuits. En outre, l’outil Virtuoso Layout Suite EXL du flot CDRF a été perfectionné pour assurer une implémentation efficace du layout et offrir aux clients plusieurs fonctionnalités, parmi lesquelles une méthodologie unique d’implémentation à base de rangées avec des fonctions assistées interactives de placement, routage, remplissage et insertion d’éléments fictifs (dummy) ; une fonctionnalité améliorée de migration analogique et de réutilisation du layout ; des fonctions intégrées d’extraction des parasites et de vérification des règles d’électromigration et des chutes de tension dans les rails d’alimentation (EM-IR), ainsi que des capacités de vérification physique intégrées.

« Par le biais de notre nouvelle collaboration avec Cadence, nous permettons à nos clients de bénéficier facilement des améliorations significatives de puissance et de performances apportées à nos dernières technologies N3E et N4P dans l’optique d’accélérer l’innovation dans le domaine de la conception », a déclaré Suk Lee, vice-president de la division Design Infrastructure Management de TSMC. « Pour répondre aux attentes du marché, nos clients doivent développer leurs projets à un rythme exceptionnellement élevé et à cet égard, la certification des flots de conception leur permet d’utiliser nos technologies en toute confiance pour atteindre leurs objectifs et lancer leurs produits plus rapidement sur le marché. »

« Nos flots d’outils numériques et custom/analogiques embarquent de nombreuses fonctionnalités qui aident nos clients à atteindre des valeurs de consommation, performances et surface (PPA) optimales tout en augmentant la productivité des concepteurs lorsqu’ils utilisent les filières N3E et N4P » a déclaré Chin-Chi Teng, senior vice-president et general manager du groupe Digital & Signoff de Cadence. « En travaillant en étroite collaboration avec TSMC, nous accompagnons nos clients vers l’excellence dans la conception de systèmes sur puce sur divers segments de marché, tels que les communications mobiles, l’intelligence artificielle ou l’informatique hyperscale. Nous sommes impatients d’assister à l’apparition de nombreuses innovations réalisées dans ces nœuds technologiques avancés. »

https://www.cadence.com/