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Synopsys, Inc. (Nasdaq : SNPS), l’un des leaders mondiaux en logiciel et IP pour la conception et la fabrication de semiconducteurs, a annoncé aujourd’hui la disponibilité du premier système de conception hiérarchique simultané du marché, avec la version 2007.12 d’IC Compiler. Alors que les concepteurs migrent vers des géométries plus fines, le niveau d’intégration sur une puce augmente et la taille des design explose, rendant la conception hiérarchique quasiment incontournable. Les outils de conception actuels reposent sur une approche "planification-implantation" qui ont des limites face aux designs très complexes, qui font souvent appel à plusieurs tensions d’alimentation. La version 2007.12 d’IC Compiler va au delà, en autorisant une méthodologie simultané, où la planification s’effectue en parallèle à l’implantation, pour aboutir plus rapidement au résultat final. La version 2007.12 introduit également de nouvelles avancées en matière de synthèse d’arbre d’horloge, qui améliorent le "skew" d’horloge et réduisent la consommation. Cette nouvelle version augmente la productivité des concepteurs en réduisant de 30% le temps d’exécution.

La version 2007.12 d’IC Compiler apporte des améliorations décisives. Nous sommes désormais en mesure de fournir de nouveaux modèles de conception hiérarchique simultanée, capables d’améliorer radicalement la productivité des concepteurs travaillant selon une approche de conception séquentielle basée sur une phase de planification suivie d’une phase d’implantation," déclare Antun Domic, Vice-Président Senior et Directeur Général, du groupe Implantation chez Synopsys. "Maintenant que ces fondations sont en place, Synopsys est très bien positionné pour étendre cette capacité de génération automatique de hiérarchie pour diminuer la taille de la puce.

Historiquement, les flux de type "planification puis implantation" ont bien fonctionné pour les designs simples. Cependant, pour les designs plus complexes, ces flux aboutissent à la découverte tardive de problèmes de conception physique, ce qui se traduit par une "sur-conception" et nécessite souvent de revoir plusieurs fois les étapes de planification préliminaires. Pour ces designs complexes, disposer d’un flux simultané capable de mener de front les tâches de planification et d’implantation, et d’offrir un environnement intégré avec un timing et une corrélation homogènes, devient de plus en plus critique. IC Compiler 2007.12 fournit un macro positionnement de très grande qualité, un support de réseau d’alimentation intelligent, et la technologie MinChip pour une optimisation automatique des dimensions de la puce, le tout s’appuyant selon un timing unifié qui permet d’aboutir plus rapidement et avec qualité de résultats (QoR) meilleure. Ce flux se distingue par un niveau d’automatisation élevé, associé à une optimisation de grande qualité.

Parmi les principaux progrès fondamentaux de la version 2007.12 se trouvent des améliorations d’optimisation, qui permettent à IC Compiler de conserver son avance au niveau QoR, tout en réduisant le temps global d’exécution de 30%, comme cela a pu être démontré sur un certain nombre de designs client en 65 nanomètres (nm). IC Compiler 2007.12 introduit des avancées uniques en synthèse d’arbre d’horloge, avec un nouvel algorithme , réduisant de 20% la surface consacrée aux buffers d’horloge, ce qui diminue la congestion au niveau du routage, ainsi que la puissance dissipée. En outre, la meilleure optimisation du skew d’horloge rend le timing plus robuste pour certains designs difficiles.

http://www.synopsys.com