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Les architectures d’IP d’interface éprouvées ont enregistré des gains de performance et d’efficacité énergétique significatifs dans la technologie N3E de TSMC.

Le sérialiseur/désérialiseur SerDes PHY 224G-LR pour la technologie N3E de TSMC a été validé dès la première passe sur silicium.

Les résultats obtenus par le sérialiseur-désérialiseur silicium longue portée étendue SerDes 112G-ELR dans la technologie N3E de TSMC affichent des valeurs de puissance, performances et surface (PPA) optimales.

Le « tape-out » de plusieurs circuits de test IP a été effectué avec succès dans la technologie N3E de TSMC, notamment pour les IP PCIe 6.0 et 5.0, 64G-LR Multi-Protocol PHY, LPDDR5x/5, GDDR7/6 et UCIe.

Cadence Design Systems, Inc. étend son portefeuille de blocs de propriété intellectuelle (IP) dans la technologie 3 nm (N3E) de TSMC avec notamment l’ajout de son bloc IP phare Cadence® 224G Long-Reach (224G-LR) SerDes pour couche physique (PHY), dont la première passe sur silicium a été exécutée avec succès. D’autres IP de conception développées par Cadence dans la filière avancée N3E de TSMC ont été réalisées (« tape-out ») ou passé avec succès les tests sur silicium, fournissant aux clients mutuels une large gamme d’IP d’interface et de mémoire à haut débit pour leurs projets de conception les plus avancés. Le large portefeuille de Cadence dans la technologie N3E de TSMC assure des valeurs de puissance, performances et surface (PPA) de pointe aux applications les plus exigeantes dans les domaines de la connectivité, du calcul à grande échelle (hyperscale computing), de l’intelligence artificielle (IA) et de l’apprentissage automatique (ML), des « chiplets », de l’électronique automobile et du stockage.

Face à la prolifération des applications à faible latence et gourmandes en bande passante alimentées par l’IA générative et les grands modèles de langage (LLM), les concepteurs doivent pouvoir recourir à des blocs IP innovants capables de transmettre des données à haut débit avec efficacité et robustesse. Conçues pour répondre à cette exigence croissante, la nouvelle IP SerDes 224GLR pour couche physique et d’autres IP d’interface proposées par Cadence pour la filière N3E de TSMC ouvrent une nouvelle ère d’innovation et de connectivité à haut débit. Le sérialiseur/désérialiseur pour couche physique longue distance SerDes 224G-LR se caractérise par une architecture innovante qui repose sur une combinaison exceptionnelle de rapidité, de portée et d’efficacité énergétique.

Principales caractéristiques :

 Prise en charge des débits de données de 1 à 225 Gbits/s en duplex intégral avec d’excellentes performances longue distance (LR) ;

 Efficacité énergétique optimisée et configurable pour différentes portées : LR (longue distance), MR (moyenne distance) et VSR (très courte distance) ;

 Intelligence intégrée pour améliorer la fiabilité et la robustesse du système.

Le bloc IP PHY 224G-LR fait partie du portefeuille de blocs de propriété intellectuelle de Cadence destinés à la technologie de production avancée de 3 nm N3E de TSMC ; ce portefeuille comprend également les blocs IP SerDes PHY 112G LR, PCI Express® (PCIe®) 6.0/5.0/4.0/3.0/2.0, SerDes Multiprotocol 64G/32G, UCIe™ (Universal Chiplet Interconnect Express™), LPDDR5x/5/4x/4, DDR5/4/3 et GDDR7/6. Les IP SerDes LR 224G/112G et DDR5 de Cadence ont été fonctionnels dès la première passe sur silicium, tandis que les IP PCIe, 64G/32G Multi-Protocol SerDes, LPDDR5x/5, GDDR7/6 et UCIe ont été réalisés (« tape out ») en début d’année.

« Les blocs IP innovants développés par Cadence pour la filière N3E permettent à nos clients d’atteindre des niveaux de performance et d’efficacité énergétique sans précédent tout en bénéficiant des capacités de pointe de notre technologie de fabrication la plus avancée », a déclaré Dan Kochpatcharin, responsable de la division Design Infrastructure Management de TSMC. « Notre toute dernière collaboration avec Cadence sur des blocs IP de rupture pour notre technologie 3 nm affiche le potentiel de transformer le paysage de la conception de systèmes sur puce pour les infrastructures hyperscale, AI/ML et 5G/6G. »

« Nos architectures IP d’interface éprouvées dans la technologie N3E de TSMC ont enregistré des gains de performances et d’efficacité énergétique significatifs qui permettent à nos clients mutuels de bénéficier des avantages de la filière N3E tout en raccourcissant leurs délais de mise sur le marché », a ajouté Rishi Chugh, vice-président de Cadence en charge du marketing Produits au sein du groupe IP. « La rapidité des sérialiseurs/désérialiseurs doit rapidement évoluer vers les noeuds de nouvelle génération pour répondre à l’augmentation de bande passante que requièrent l’IA générative et d’autres infrastructures de réseau à haut débit pour la transmission de données. La démonstration par Cadence des IP 224G-LR sur silicium permet aux clients d’évoluer en toute fiabilité vers les conceptions hyperscale de nouvelle génération. En outre, notre étroite collaboration avec TSMC nous permet de fournir des blocs de propriété intellectuelle de haute qualité conçus pour être validés sur le silicium dès la première passe avec des délais de mise sur le marché réduits. »

Le portefeuille complet d’IP de Cadence pour la filière N3E de TSMC s’inscrit dans le cadre de la stratégie Intelligent System Design™ dont la vocation est d’aider les clients de Cadence à atteindre l’excellence dans la conception de systèmes sur puce (SoC) en noeuds technologiques avancés.

https://www.cadence.com/

https://www.tsmc.com/