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Ce nouvel environnement permet la vérification dès le début de la conception, réduisant significativement le temps de conception d’un SiP

Renesas Technology Europe a annoncé le développement de son SiP Top-Down Design Environment qui permet d’augmenter l’efficacité lors de la conception des produits de type système en boîtier (System in Package ou SiP) réunissant plusieurs puces, telles que des systèmes sur puce (System on Chip ou SoC), des MCUs et des mémoires, le tout dans un seul boîtier. Il repose sur une approche de conception de type top-down (prédictive) dans laquelle les caractéristiques clés, telles que la qualité de la conception et la dispersion thermique, sont vérifiées lors de la première étape de la conception.

Comme un SiP réunit plusieurs puces dans un boîtier unique, la conception de la configuration du substrat du boîtier et du câblage sont plus complexes que dans le cas d’un SoC à une seule puce. En outre, l’intégrité du signal entre les différentes puces et la dispersion adéquate de la chaleur sont deux points devenus très importants du fait de l’accroissement des vitesses et des capacités des mémoires entrainant une consommation plus élevée en énergie et une densité génératrice de chaleur. Pour effectuer un développement plus rapide d’un SiP, il est donc critique d’assurer l’intégrité du signal et de faire la vérification de la performance en dispersion thermique ; et ce de façon aussi efficace que possible.

Le SiP Top-Down Design Environment, nouvellement développé, remplace la méthodologie de conception traditionnelle par rétro-annotation (analytique), dans laquelle ces caractéristiques sont analysées à une étape tardive du processus de conception du SiP, par une méthodologie de conception top-down où la vérification est faite dès la première étape de la conception du SiP.

Dans un SiP où les différentes puces sont empilées, ces puces et le substrat du boîtier sont connectés par des fils. Dans le passé, l’analyse des caractéristiques électriques et thermiques était indépendante des procédés de conception du câblage filaire et de celle du câblage du substrat du boîtier. Résultat : il était nécessaire de mettre à jour manuellement les données du substrat pour chaque outil utilisé pour l’analyse des puces et du câblage.

Le nouvel environnement de conception utilise une base de données intégrée permettant une gestion unifiée des données de conception et des passerelles facilitent l’analyse des caractéristiques électriques et de dissipation thermique. Ainsi, les données sur les formes de puce et leurs positions aussi bien que les données sur les connexions puce-à-puce peuvent être extraites de la base de données et communiquées à l’outil d’implantation du substrat. En retour, les données concernant le câblage filaire et la modélisation du substrat issues de l’outil d’implantation du substrat peuvent être communiquées aux autres outils d’analyse. Pour une utilisation encore plus aisée, une interface commune est fournie pour faire fonctionner les outils et effectuer les réglages.

L’analyse des caractéristiques électriques d’un substrat de boîtier de grande taille demandait précédemment la division de la zone à analyser en plusieurs sous-zones de façon à effectuer l’analyse dans un temps réaliste. Comme la façon dont la zone à analyser est divisée peut affecter la précision de l’analyse, il fallait étudier avec précaution la méthode de division elle-même. Les simulations du circuit impliquaient également des combinaisons complexes des conditions d’analyse, telles que l’ajustement du pilotage du SoC. Résultat : construire l’environnement de simulation et déterminer les résultats d’exécution était un procédé très consommateur en temps, et il était difficile d’estimer les caractéristiques du bruit au niveau de la première étape de la conception.

Le nouvel environnement de conception inclut un outil d’analyse du champ électromagnétique supportant les substrats de grande taille. Ceci signifie qu’il n’est pas nécessaire de diviser la zone à analyser. De plus, l’établissement des conditions de simulation et la détermination des résultats pour les simulations de circuit sont automatiques. Il est donc possible d’estimer le bruit dès la première phase de la conception en se basant sur les caractéristiques électriques.

De plus, les modèles de boîtier pour l’évaluation des caractéristiques de dispersion thermique étaient jusqu’à présent créés manuellement en se référant aux données d’implantation du substrat. Résultat : le développement des modèles de boîtier pour l’évaluation de la dispersion thermique prenait du temps pour une précision limitée des modèles résultants.

Le nouvel environnement de conception extrait, à partir des données d’implantation du substrat, l’information concernant la part de conducteur dans la zone (taux de cuivre restant), l’épaisseur de couche, les matériaux du câblage interne du boîtier SiP, le plan de tension d’alimentation, etc…, le nombre de trous via entre les couches, les formes et positions des puces, et il construit automatiquement un environnement pour le modèle du boîtier d’’évaluation de la dispersion thermique. Une autre fonction nouvellement développée applique la distribution de la consommation d’énergie du SoC au modèle d’analyse thermique afin que la distribution de la génération de chaleur au sein des puces soit prise en compte. Ces avancées, non seulement augmentent la précision des modèles, mais rendent aussi possibles l’analyse thermique en un court laps de temps. Renesas Technology prévoit d’étendre l’application du SiP Top-Down Design Environment au développement d’une large gamme de produits SiP et continuera à mettre au point des solutions de développement qui répondent aux besoins évolutifs des clients.

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